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1. stopwatch_watch stopwatch_watch Public

   FPGA(Basys-3) 기반 Stopwatch & Digital Watch 통합 모듈 — FSM 기반 Control Unit/Datapath 구조 (Verilog)

   Verilog

2. UART_Loopback UART_Loopback Public

   UART Tx/Rx 및 Loopback 구조 구현 — 16x Oversampling 기반 FPGA 직렬 통신 (Verilog)

   Verilog

3. UART-FIFO-SENSOR-Stopwatch_Watch UART-FIFO-SENSOR-Stopwatch_Watch Public

   UART + FIFO + SR04/DHT11 센서 + Stopwatch/Watch 통합 FPGA 시스템 (Verilog, 팀 프로젝트)

   Verilog

4. SystemVerilog_Verification SystemVerilog_Verification Public

   UART/FIFO/ASCII Decoder에 대한 SystemVerilog 기반 Functional Verification (Generator/Driver/Monitor/Scoreboard)

   SystemVerilog

5. RV32I_SingleCycle RV32I_SingleCycle Public

   RV32I 명령어 서브셋(R/I/S/B/U/J) 지원 Single Cycle CPU — SystemVerilog 설계 및 시뮬레이션 검증, C 프로그램(sum/bubble sort) 실행 검증 포함

   SystemVerilog

6. AXI_Peripheral AXI_Peripheral Public

   MicroBlaze + AXI4-Lite 기반 SoC — Custom AXI I2C Master IP 설계, Reaction Test 앱(HW/SW Co-Design), UVM 검증(Functional Coverage 100%)

   Verilog